なぜマイコンは「電源5V・信号線3.3V」なのか？半導体の物理限界と規格化のトレードオフ

Wed, 21 Oct 2026 21:11:21 +0900

電子工作やプロトタイピングで人気の「M5Stack」などを扱っていると、ある素朴な疑問に突き当たることがあります。「USBから供給される電源電圧は5Vなのに、なぜGPIOなどの信号線は3.3Vなのか。5Vのまま揃えたほうが降圧ロスもなく、電流も小さく抑えられて効率的ではないのか」という疑問です。

外部から見れば単なる不一致や手間に思えるこの仕様の背景には、半導体内部を支配する物理法則、微細化の限界、そして産業規格が辿ってきた合理的な妥協の歴史が存在します。

半導体内部で「高電圧＝高効率」が成り立たない物理的理由

送電線などの電力網では、電圧を高くして電流を低く抑えることで配線抵抗によるジュール熱損失（$P_{loss} = I^2 R$）を低減させる手法が基本です。しかし、マイコン内部に集積されているCMOS（相補型MOSFET）論理回路の消費電力特性は、この日常的な直感とは全く異なります。

CMOS回路が論理反転（スイッチング）を行う際に消費する動的電力 $P$ は、以下の物理式で決定されます。

$$P = \alpha \cdot C \cdot V^2 \cdot f$$

ここで $\alpha$ はスイッチング頻度を表す動作率、 $C$ はゲート容量や配線間容量などの寄生容量、 $V$ は電源電圧、 $f$ は動作クロック周波数です。トランジスタのスイッチングに伴うエネルギー損失は、微細な容量成分への充放電エネルギー（$\frac{1}{2} C V^2$）に依存するため、電圧の2乗（$V^2$）に比例します。

仮に回路規模や動作周波数が同一であれば、駆動電圧を5Vから3.3Vに下げるだけで、動的電力は以下のように激減します。

$$\left(\frac{3.3}{5.0}\right)^2 \approx 0.435 \quad (約56.5%削減)$$

数十年前の低速なマイコン（動作周波数が数MHz〜十数MHz程度のAVRや初期のPICなど）であれば、5V駆動でも発熱を許容範囲に抑えることが可能でした。しかし、ESP32のように240MHzもの高クロックで動作する現代のチップを5Vのまま駆動させると、消費電力と発熱量が跳ね上がり、瞬時に熱暴走へ至ります。

さらに、プロセスの微細化そのものが高電圧の印加を許容しません。ゲート絶縁膜の厚さを $d$ 、印加電圧を $V$ と置いたとき、膜内部にかかる電界強度は $E = \frac{V}{d}$ で表されます。ESP32が採用する40nm世代のように絶縁膜が数ナノメートル単位まで薄くなると、5Vをかけた瞬間に絶縁破壊電界（約10 MV/cm）を超過し、素子が物理的に破損します。そのため、ESP32の内部コア（CPUやメモリブロック）は、3.3Vどころか約1.1V〜1.2Vという極めて低い電圧で動作しています。

内部コアのように0V近くまで下げ切れない物理限界

電圧を下げることが省電力化に直結するのであれば、内部コアだけでなくチップ全体を0.5Vや0.1Vまで下げればよいのではないかという発想が生まれます。しかし、そこには半導体物理が突きつける明確な下限が存在します。

第1の壁は、スイッチング速度の低下です。MOSFETを導通させるにはゲートにしきい値電圧 $V_{th}$ 以上の電圧を加える必要がありますが、流れるドレイン電流 $I_{on}$ は電源電圧 $V_{dd}$ としきい値電圧 $V_{th}$ の差（オーバードライブ電圧：$V_{dd} - V_{th}$）に依存します。電源電圧をしきい値電圧付近まで落としてしまうと、充放電に必要な電流が極端に細くなり、信号遅延が爆発的に増大して実用的な周波数で動作しなくなります。

第2の壁は、静的リーク電力の爆発です。動作速度を維持するためにしきい値電圧 $V_{th}$ も並行して引き下げると、今度はトランジスタが完全にOFFにならなくなります。ゲート電圧がしきい値以下であっても、熱励起によってソース・ドレイン間にサブスレッショルドリーク電流が指数関数的に漏れ出し、回路が動作していない待機状態であっても電力を激しく消費し続けます。

第3の壁は、ノイズマージンと熱雑音です。論理値の「High」と「Low」の電位差が極端に縮まると、回路内部の熱雑音（$kT/C$）や電源ラインの微小な電圧変動（配線抵抗による電圧降下や寄生インダクタンスによる起電力 $L \cdot di/dt$）だけで信号が誤反転し、ビット反転エラーが多発します。現代の製造プロセスにおいて、速度・リーク・信頼性を両立できる実用的なコア電圧の下限はおよそ0.7V〜0.8V付近とされています。

なぜ外部信号線（GPIO）は3.3Vにとどまるのか

内部コアを1V前後で駆動しながらも、外部入出力インターフェース（GPIO）に3.3Vが使われ続けている理由は、シリコンダイの「内」と「外」で動作環境が根本的に異なるためです。

チップ内部の配線長はマイクロメートル単位であり、寄生容量もフェムトファラド（$10^{-15}\text{ F}$）単位にすぎません。しかし、チップの外へ出た瞬間、基板上の配線や外付けのジャンパー線は数センチから数十センチへと延び、負荷容量はピコファラド（$10^{-12}\text{ F}$）単位へと数千倍に跳ね上がります。外部ノイズが飛び交う環境下で確実に信号を伝送するには、微小な電圧振幅ではS/N比が不足するため、ノイズを跳ね除けるだけの明確な電位差が必要となります。

また、白色や青色LEDを点灯させるための順方向電圧（通常3.0V以上）や、パワーMOSFETを確実にスイッチングさせるためのゲート駆動電圧など、外部に接続される素子の物理的要件も存在します。

さらに、産業的な相互接続性と規格化の歴史が3.3Vを強力な標準として固定化しました。かつて5Vが主流だった時代から低電圧化へ移行する際、従来の5Vバイポーラ/TTL回路がHighと判定する最低入力電圧（$V_{IH(min)}$）は2.0Vでした。3.3V CMOS回路の出力するHighレベルは約3.0V前後であるため、レベルシフタを介さずとも5V系の入力ピンへ直結できるという非対称な下位互換性が成立しました。当時のサブミクロン世代のゲート耐圧限界と、この下位互換性の境界線が合致した結果、3.3Vが標準規格として定着した経緯があります。

1つのチップ上で1.2Vのコア用トランジスタと3.3VのI/O用トランジスタを共存させるには、ゲート酸化膜の厚みを2種類作り分けるデュアルゲート酸化膜プロセスが必要となり、マスク工程の増加やチップ面積の肥大化といったコスト増を伴います。それでもなおこの設計が採用され続けているのは、外部配線系のノイズ耐性を確保し、市場に流通する膨大な3.3Vモジュール群と接続する価値が、製造プロセスの複雑化を上回るためです。

物理の要請と産業の要請が結実した多段電圧システム

M5Stackの構成を改めて整理すると、各電圧は以下のように明確な役割分担を持っています。

外部電源（5.0V）： USB規格（VBUS）による給電標準および内蔵リチウムイオン電池（満充電4.2V）への充電回路を成立させるための外部入力電圧。
内部電源（1.2V）： 動的電力の式 $P \propto V^2$ と微細化プロセスの耐圧限界に従い、高速演算と低発熱を両立させるためのコア専用電圧。
外部信号線（3.3V）： 外来ノイズ耐性、外部素子の物理的駆動能力、そして既存エコシステムとの互換性を維持するためのインターフェース電圧。

スマートフォンや最新PCの内部のように、基板全体をミリ単位でコントロールできる閉じたシステムでは、信号線も1.8Vや1.1V以下への移行が完了しています。しかし、多種多様なモジュールを不特定多数のユーザーが配線する汎用マイコンの世界においては、物理法則が要求する極限の低電圧化と、実環境が要求するノイズ耐性・調達コストが衝突した結果、この「電源5V・コア1.2V・信号線3.3V」という多段構成が合理的な均衡点として維持されています。

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